Mantener la ley de Moore en marcha se está volviendo complicado
Hubo un tiempo, décadas en realidad, cuando todo lo que se necesitaba para hacer un mejor chip de computadora eran transistores más pequeños e interconexiones más estrechas. Ese tiempo ya pasó hace mucho tiempo, y aunque los transistores seguirán haciéndose un poco más pequeños, simplemente hacerlos así ya no es el punto. La única forma de mantener el ritmo exponencial de la informática ahora es un esquema llamado cooptimización de la tecnología del sistema, o STCO, argumentaron los investigadores en ITF World 2023 la semana pasada en Amberes, Bélgica. Es la capacidad de descomponer los chips en sus componentes funcionales, utilizar el transistor óptimo y la tecnología de interconexión para cada función, y volver a unirlos para crear un todo de menor potencia y mejor funcionamiento.
"Esto nos lleva a un nuevo paradigma para CMOS", dice la directora de I+D de Imec, Marie García Bardon. CMOS 2.0, como lo llama la organización de investigación en nanotecnología con sede en Bélgica, es una visión complicada. Pero puede ser la forma más práctica de avanzar, y partes de ella ya son evidentes en los chips más avanzados de la actualidad.
En cierto sentido, la industria de los semiconductores se vio afectada por las décadas anteriores a 2005, dice Julien Ryckaert, vicepresidente de I+D de Imec. Durante ese tiempo, los químicos y los físicos de dispositivos pudieron producir regularmente un transistor más pequeño, de menor potencia y más rápido que podría usarse para cada función en un chip y que conduciría a un aumento constante en la capacidad informática. Pero las ruedas comenzaron a salirse de ese esquema poco tiempo después. Los especialistas en dispositivos podían crear excelentes transistores nuevos, pero esos transistores no estaban haciendo circuitos mejores y más pequeños, como la memoria SRAM y las celdas lógicas estándar que constituyen la mayor parte de las CPU. En respuesta, los fabricantes de chips comenzaron a derribar las barreras entre el diseño de celdas estándar y el desarrollo de transistores. Llamado co-optimización de tecnología de diseño, o DTCO, el nuevo esquema condujo a dispositivos diseñados específicamente para hacer mejores celdas y memoria estándar.
Pero DTCO no es suficiente para mantener la computación en marcha. Los límites de la física y las realidades económicas conspiraron para poner barreras en el camino hacia el progreso con un transistor único para todos. Por ejemplo, los límites físicos han impedido que los voltajes operativos del CMOS disminuyan por debajo de los 0,7 voltios, lo que ralentiza el progreso en el consumo de energía, explica Anabela Veloso, ingeniera principal de Imec. Cambiar a procesadores multinúcleo ayudó a mejorar ese problema por un tiempo. Mientras tanto, los límites de entrada y salida significaban que cada vez era más necesario integrar las funciones de varios chips en el procesador. Entonces, además de un sistema en chip (SoC) que tiene múltiples instancias de núcleos de procesador, también integran redes, memoria y, a menudo, núcleos de procesamiento de señales especializados. Estos núcleos y funciones no solo tienen diferente potencia y otras necesidades, sino que tampoco pueden reducirse al mismo ritmo. Incluso la memoria caché de la CPU, SRAM, no se reduce tan rápido como la lógica del procesador.
Despegar las cosas es tanto un cambio filosófico como una colección de tecnologías. Según Ryckaert, STCO significa considerar un sistema en chip como una colección de funciones, como fuente de alimentación, E/S y memoria caché. "Cuando empiezas a razonar sobre las funciones, te das cuenta de que un SoC no es un sistema homogéneo, solo transistores e interconexiones", dice. "Son funciones, que están optimizadas para diferentes propósitos".
Idealmente, podría construir cada función utilizando la tecnología de proceso que mejor se adapte a ella. En la práctica, eso significa principalmente construir cada uno en su propia astilla de silicio o chiplet. Luego, los uniría utilizando tecnología, como el apilamiento 3D avanzado, para que todas las funciones actúen como si estuvieran en la misma pieza de silicio.
Ejemplos de este pensamiento ya están presentes en procesadores avanzados y aceleradores de IA. El acelerador de cómputo de alto rendimiento de Intel Ponte Vecchio (ahora llamado Intel Data Center GPU Max) está compuesto por 47 chipsets construidos usando dos procesos diferentes, cada uno de Intel y Taiwan Semiconductor Manufacturing Co. AMD ya usa diferentes tecnologías para el chiplet de E/S. y chiplets de cómputo en sus CPU, y recientemente comenzó a separar SRAM para la memoria caché de alto nivel del chiplet de cómputo.
La hoja de ruta de Imec hacia CMOS 2.0 va aún más allá. El plan requiere continuar reduciendo los transistores, moviendo la energía y posiblemente las señales de reloj debajo del silicio de una CPU y una integración de chips 3D cada vez más estrecha. "Podemos usar esas tecnologías para reconocer las diferentes funciones, desintegrar el SoC y reintegrarlo para que sea muy eficiente", dice Ryckaert.
Los transistores cambiarán de forma durante la próxima década, pero también lo hará el metal que los conecta. En última instancia, los transistores podrían ser dispositivos apilados hechos de semiconductores 2D en lugar de silicio. La entrega de energía y otra infraestructura podrían colocarse en capas debajo de los transistores.Imec
Los principales fabricantes de chips ya están pasando de los transistores FinFET que impulsaron la última década de computadoras y teléfonos inteligentes a una nueva arquitectura, transistores de nanoláminas [consulte "El transistor de nanoláminas es el siguiente (y quizás el último) paso en la ley de Moore"]. En última instancia, se construirán dos transistores de nanoláminas uno encima del otro para formar el FET complementario, o CFET, que según Velloso "representa lo último en escalado de CMOS" [ver "CMOS apilado en 3D lleva la ley de Moore a nuevas alturas"].
A medida que estos dispositivos se reducen y cambian de forma, uno de los objetivos principales es reducir el tamaño de las celdas lógicas estándar. Eso generalmente se mide en "altura de la pista", básicamente, la cantidad de líneas de interconexión de metal que pueden caber dentro de la celda. Los FinFET avanzados y los primeros dispositivos de nanoláminas son celdas de seis pistas. Pasar a cinco pistas puede requerir un diseño intersticial llamado hoja de horquilla, que aprieta los dispositivos más juntos sin necesariamente hacerlos más pequeños. Los CFET luego reducirán las celdas a cuatro pistas o posiblemente menos.
Los transistores de vanguardia ya están pasando de la arquitectura del transistor de efecto de campo de aleta (FinFET) a las nanoláminas. El objetivo final es apilar dos dispositivos uno encima del otro en una configuración CFET. La escota puede ser un paso intermedio en el camino.Imec
Según Imec, los fabricantes de chips podrán producir las características más finas necesarias para esta progresión utilizando la próxima generación de litografía ultravioleta extrema de ASML. Esa tecnología, llamada EUV de alta apertura numérica, está en construcción en ASML ahora, e Imec es el próximo en la línea de entrega. El aumento de la apertura numérica, un término de la óptica relacionado con el rango de ángulos en los que un sistema puede captar la luz, conduce a imágenes más precisas.
La idea básica en las redes de suministro de energía trasera es eliminar todas las interconexiones que envían energía, a diferencia de las señales de datos, desde arriba de la superficie de silicio y colocarlas debajo. Esto debería permitir una menor pérdida de energía, porque las interconexiones de suministro de energía pueden ser más grandes y menos resistentes. También libera espacio por encima de la capa de transistores para las interconexiones que transportan la señal, lo que posiblemente lleve a diseños más compactos [consulte "Los chips de próxima generación se alimentarán desde abajo"].
En el futuro, incluso más podrían trasladarse a la parte posterior del silicio. Por ejemplo, las llamadas interconexiones globales, aquellas que abarcan (relativamente) grandes distancias para transportar señales de reloj y otras, podrían pasar por debajo del silicio. O los ingenieros podrían agregar dispositivos activos de suministro de energía, como diodos de seguridad de descarga electrostática.
Hay varias formas de realizar la integración 3D, pero las más avanzadas hoy en día son la unión híbrida de oblea a oblea y de troquel a oblea [consulte "3 maneras en que la tecnología de chips 3D está cambiando la informática"]. Estos dos proporcionan la mayor densidad de interconexiones entre dos troqueles de silicio. Pero este método requiere que los dos troqueles se diseñen juntos, de modo que sus funciones y puntos de interconexión se alineen, lo que les permite actuar como un solo chip, dice Anne Jourdain, miembro principal del personal técnico. I+D de Imec va camino de poder producir millones de conexiones 3D por milímetro cuadrado en un futuro próximo.
CMOS 2.0 llevaría la desagregación y la integración heterogénea al extremo. Dependiendo de qué tecnologías tengan sentido para las aplicaciones particulares, podría resultar en un sistema 3D que incorpore capas de memoria integrada, E/S e infraestructura de energía, lógica de alta densidad, lógica de alta corriente de unidad y enormes cantidades de memoria caché.
Llegar a ese punto requerirá no solo el desarrollo de tecnología, sino también las herramientas y la capacitación para discernir qué tecnologías realmente mejorarían un sistema. Como señala Bardon, los teléfonos inteligentes, los servidores, los aceleradores de aprendizaje automático y los sistemas de realidad aumentada y virtual tienen requisitos y limitaciones muy diferentes. Lo que tiene sentido para uno puede ser un callejón sin salida para el otro.